Задача пу поставка данных на обработку, их вывод за пределы вычислительного ядра. Устройства ввода




страница1/6
Дата05.05.2016
Размер1.4 Mb.
  1   2   3   4   5   6
1). Архитектура ПЭВМ и ее подсистемы ввода-вывода. Классификация интерфейсов и периферийных устройств (ПУ), отличительные признаки. Архитектура, топология.

Ядро обычно состоит из вычислительного устройства (АЛУ), выполняющего некоторые из задач управления, и оперативного запоминающего устройства. Оперативная память – это комбинация контроллера памяти и микросхем памяти. Периферийные устройства (ПУ) могут располагаться не только снаружи корпуса ЭВМ, но и внутри, а также входить в состав основных микросхем системы. Задача ПУ – поставка данных на обработку, их вывод за пределы вычислительного ядра.

Устройства ввода: для преобразования информации любой физической природы в электрические сигналы, пригодные для обработки ядром системы.

Устройства вывода: оформляют информацию, обработанную ядром системы, таким образом, что она становится пригодной для обработки человеком или другой системой.

Устройства хранения данных: обеспечивают хранение и последующую загрузку машинного кода и/или данных.

Сетевые и коммуникационные устройства: выполняют передачу данных между вычислительными системами, минуя промежуточные носители информации.

ПУ можно также классифицировать по другим признакам:



Внешние – имеют свой корпус и отдельный источник питания.

Внутренние – расположены внутри корпуса системы и питаются от системного блока питания или интерфейса.

Встроенные – расположенные на системной плате или являющиеся частью одной из микросхем на этой плате.

Интерфейс – средства (аппаратные и программные), используемые для соединения двух компонентов или систем.

Системные интерфейсы образуют единую логическую системную шину, по которой информация передается в виде данных, пригодных для обработки, снабженных адресами в общем адресном пространстве системы.

По способу кодирования и передачи данных интерфейсы делятся:



Параллельные, характеризующиеся разрядностью (количеством бит одного машинного слова, передаваемых в один момент времени).

Последовательные, характеризующиеся количеством агрегированных каналов передачи данных (количеством бит разных машинных слов, передаваемых одновременно, не обязательно синхронно и с одной скоростью).

По направлению передачи: Однонаправленные; Двунаправленные; С возможностью изменения направления передачи.

По физическому явлению, используемому для кодирования информации:

Электрические (с управлением током или напряжением);

Оптические (оптоволоконные); Беспроводные (радио).

2). Основные принципы программирования доступа к ПУ. Сигналы, протоколы. Особенности адресации. Методы управления обменом. Регистровая программная модель ПУ.

Ранее разработчики ПО полагались на API (application programming interface), предоставляемый системным BIOS (или BIOS самого устройства), а в сложных случаях прибегали к «ручному» программированию устройства. Но в многозадачных средах такой подход не работает – надо обеспечить множественный доступ к одному и тому же устройству. Реализуется это либо программно, через драйверы, либо через интеллектуальный хост-контроллер, функции которого распределены между «железом» и драйверами.



Особенности адресации. Процессоры 8086/88 использовали сегментную модель памяти, унаследованную и следующими моделями в реальном режиме. Согласно этой модели исполнительный (линейный) адрес вычисляется по формуле Addr = Seg x 16 + Offset, где Seg и Offset — содержимое сегментного и адресного регистров. Таким образом, обеспечивался доступ к адресному пространству Addr = 00000 - FFFFFh при помощи пары 16-битных регистров.

Методы управления обменом. PIO: управляет обменом процессор, чаще всего центральный. Происходит пересылка данных между регистрами процессора и регистрами/памятью ПУ (или контроллера интерфейса). Преимущество PIO – простота аппаратной реализации ПУ. Надо обеспечить лишь выставление на шину / чтение с шины содержимого регистров или ячеек памяти по сигналу доступа. Недостаток – низкое быстродействие и необходимость задействовать процессор.

Метод прямого доступа к памяти (DMA) позволяет выполнять обмен между оперативной памятью системы и ресурсами ПУ асинхронно. Управление обменом берет на себя контроллер DMA. Он м.б. как общесистемным, так и входить в состав ПУ. Контроллер DMA требуется запрограммировать на пересылку данных между двумя адресатами, после чего он сам вырабатывает сигналы передачи данных.

Изначально разработчики придерживались регистровой программной модели ПУ. Устройство представлялось программно доступным (в общем пространстве портов ввода-вывода) набором регистров, среди которых обязательно были три – состояния, управления и данных (т.н. модель CSD). Доступ предполагался методом PIO. Устройства с большим объемом собственной памяти отображали ее на общее пространство памяти для прямого программного доступа. Использование портов ввода-вывода не всегда эффективно и удобно, поэтому у современных устройств регистры обычно отображаются на пространство памяти.

3). Прерывания, таймеры, контроль достоверности передачи данных. Физический интерфейс.

Прерывания — сигнализация от устройства (его контроллера) центральному процессору о некоторых событиях, требующих программных действий хоста. Эти события асинхронны по отношению к программному коду, исполняемому процессором. Прерывания требуют приостановки выполнения текущего потока инструкций (с сохранением состояния) и запуска исполнения процедуры-обработчика прерывания ISR (Interrupt Service Routine). Эта процедура первым делом должна идентифицировать источник прерывания (а их может быть и несколько), затем выполнить действия, связанные с реакцией на событие.

Контроль достоверности передачи данных — это возможность обнаружения, а иногда и исправления ошибок, возникающих при передаче.

Проверка на четность (parity check). Здесь к каждому передаваемому элементу информации (байту или слову) добавляется бит четности (parity), дополняющий число единичных информационных битов до четного (even parity) или нечетного (odd parity). Приемник проверяет количество единичных битов, включая контрольный, на четность (или нечетность, в зависимости от соглашения) и в случае несоответствия считает принятые данные искаженными.

Квитирование — это взаимное подтверждение отдельных шагов протокола обоими участниками транзакции, что позволяет согласовать темп работы инициатора и целевого устройства. Квитирование широко применяется в параллельных интерфейсах (в том же LPT-порте, шинах расширения).

Физический интерфейс - устройство, преобразующее сигналы и передающее их от одного компонента оборудования к другому. Физический интерфейс определяется набором электрических связей и характеристиками сигналов.

4). Системная периферийная шина PCI, история создания, основные характеристики. Архитектура и топология. Конфигурационный механизм.

PCI (Peripheral Components Interconnect) - синхронный параллельный электрический интерфейс с общей средой передачи данных (топология «могоур. шина»). PCI – базовая системная шина компьютера архитектуры x86 для подключения внутренних периферийных устройств и контроллеров внешних интерфейсов. Первая версия - в 1992 г. организацией PCI SIG (PCI Special Interest Group), глава - Intel. Изначально она являлась высокоскоростной доп. шиной для подключения к общей магистрали ПК устройств с повышенными требованиями к пропускной способности (напр. сетевых и графических контроллеров). Сегодня PCI устарела и используется для подключения Legacy-устройств. Но ее логическая структура и механизмы управления лежат в основе работы более современных шин. Текущая и последняя в развитии шины версия – 3.0.

Основные характеристики: разрядность (ширина) – 32 || 64 бита;

тактовая частота – 33.3 || 66.6 МГц; адресация – 32 || 64 бита; пропускная способность – 133 - 528 Мб/с в зависимости от реализации; количество подключаемых устройств – зависит от реализации, но не более 32.



Хост – источник команд и основной потребитель данных; в случае компьютера x86 это системное ядро – процессор и системная память. Хост подключен через главный мост (Host bridge), который является устройством PCI и действует от имени хоста. Хост занимается распределением ресурсов и конфигурированием всех устройств PCI. Мосты - арбитры, обрабатывают запросы от устройств на доступ к шине и отслеживают соблюдение протокола обмена.

Все устройства PCI имеют блок регистров размером 256 байт, доступный только через конфигурационный цикл транзакции. Часть регистров стандартизовано, часть оставлено на усмотрение разработчика, часть может отсутствовать. В регистрах устройства хранится описание требований к следующим ресурсам: регистры в пространстве в-в; регистры, отображенные на память; память, допускающая предвыборку. Конфигурационные регистры адресуются в конфигурационном цикле. Для конфигурационного доступа принята иерархическая адресация номерШины : номерУстройства : номерФункции.



5). Транзакция PCI, фазы транзакции. Протокол, сигналы, временные диаграммы. Арбитр шины. Контроль достоверности передачи.

Транзакция - атомарная операция обмена данными между двумя устройствами PCI. В рамках транзакции определены два объекта – инициатор обмена (Initiator) и целевое устройство (Target). В рамках одной физической шины в конкретный момент может происходить только одна транзакция. Если физических шин несколько, то транзакции на них могут выполняться одновременно, если пути прохождения данных не пересекаются. Устройство, ставшее инициатором обмена и взявшее на себя временное управление шиной, называется Bus Master. Решение о передаче управления шиной принимает арбитр данной шины. Механизм Bus Mastering фактически заменяет механизм с выделенным контроллером DMA: каждое устройство самостоятельно осуществляет доступ к системной памяти, выполняя все функции контроллера DMA. Фазы транзакции: 1). фаза адресации, в рамках кот. инициатор обращается к целевому устр. с пом. адреса. 2). адресуемое устр., кот. определило принадл. адреса своим ресурсам, сообщает об этом сигналом DEVSEL# (на его появление отведено 3 такта – иначе аварийная ситуация). 3). получив сигнал DEVSEL#, инициатор готовит внутр. буферы с обмену и выставляет IRDY# по готовности. При выполнении записи в след. такте на AD поступает 1-ая группа данных. 4). целевое устр. по готовности выставляет TRDY# и выставляет первую группу данных при выполнении чтения. 5). конец транзакции по инициативе: инициатора – снятие сигнала FRAME#; целевого устр. – сигнал STOP#; арбитра – снятие сигнала GNT#. Арбитр - мост, обрабатывающий запросы от устройств на доступ к шине и отслеживающий соблюдение протокола обмена.

Для контроля достоверности передаваемых данных в шине PCI есть механизм четности (parity). Сигнал PAR – признак нечетного количества единиц на линиях AD [31:0] и C/BE#[3:0]. Cигнал вырабатывается устройством, которое управляет шиной AD. Задержка сигнала PAR составляет один такт для того, чтобы устройство успело подсчитать количество пришедших бит. В случае обнаружения нарушения четности в фазе данных приемник вырабатывает сигнал PERR# (с задержкой в один такт) и выставляет бит 15 в регистре состояния. Для фазы адреса проверку четности выполняет целевое устройство, при ошибке вырабатывается сигнал – SERR#, выставляется бит 14 в регистре состояния.



6). Шина PCI: механизмы доступа к устройствам, особенности адресации устройств, особенности механизма прерываний устройств PCI.

Есть 4 механизма доступа к устройствам со стороны хоста или других устройств:

1). обращение к области памяти или портов, выделенных устройству; 2).обращение к конфигурационным регистрам; 3). широковещательные сообщения ко всем устройствам шины; 4). механизм обмена сообщениями.



Для подачи сигналов хосту устройства применяют механизм прерываний: маскируемые (INTx или MSI); немаскируемые; системные (SMI).

Адресация устройств: память. Адрес памяти может быть 32- || 64-битным, он зависит не от разрядности мультиплексированной шины AD, а от текущей адресации в системе (режима работы процессора). Физический адрес передается по линиям AD[31:2] или AD[63:2]. Линии AD[1:0] задают порядок изменения адресов в пакете:

  • 00 – линейный инкремент (+4 для 32-битной, +8 для 64-битной шины данных)

  • 01, 11 – резерв

  • 10 – сворачивание адресов с учетом строки кэша.

Размер строки кэша хранится в конфиг. регистре Cache Line Size.

Адресация устройств: порты. Адрес портов в архитектуре x86 – 32-битный, но используются только 16 младших бит. Адрес двойного слова передается по линиям AD[31:2]. Линии AD[1:0] определяют байты, подлежащие маскированию. Байт, на который указывает полный адрес, должен быть доступен (сброшен соответствующий бит линии C/BE#). Значащими являются только младшие 16 бит адреса (для архитектуры x86).

Устройства PCI могут подавать сигнал прерывания 4 способами:

  • Проводная сигнализация по линиям INTx# (стандартный PIC);

  • Устройство вводит сигнал прерывания, понижая уровень линии INTx#.

  • ЦП получает сигнал прерывания с вектором, соответствующий определенной линии IRQ (Interrupt request).

  • Обработчик прерывания (драйвер) обращается к устройству и проверяет, установлен ли в его регистрах сигнал запроса прерывания.

  • Если это было именно его устройство, драйвер сбрасывает сигнал прерывания программным способом и начинает обработку.

  • После отработки прерывания линия запроса все еще может быть в низком уровне из-за прихода прерывания от другого устройства, разделяющего ту же линию – тогда процедура повторяется.

  • Сигнализация по линиям PME#;

  • Сигнализация фатальной ошибки SERR#;

  • Сигнализация с помощью сообщений (контроллеру APIC).

Линия SERR# вызывает немаскируемое прерывания NMI, сигнализирующее о серьезном сбое в системе. Другие источники прерываний обрабатываются контроллером прерываний.

7). Электрический интерфейс PCI. Механический интерфейс (разъемы и слоты). Карты PCI.

Физически шина PCI разводится на печатных платах: материнской плате и платах расширения, соединяемых через щелевой (реже – штырьковый) разъем. Длина проводников жестко лимитирована ввиду использования эффекта отражения сигналов от концов нетерминированных линий. Сигнал должен отразиться и вернуться за 1/3 тактового периода (10 нс для 33 МГц, 5 нс для 66 МГц). Есть 2 варианта реализации электрического интерфейса – с уровнями 5 В или 3.3 В, в зависимости от модели главного моста PCI. Устройства могут быть совместимыми с платами 5 В, 3.3 В либо с обоими типами одновременно.

Стандартный слот имеет щелевую конструкцию с двумя рядами контактов с шагом 0,05 дюйма (0,127 мм). Для 64-битной шины слот имеет 94 контакта в каждом ряду, для 32-битной – 62 контакта. Для механического ограничения установки 5 В карт расширения в 3.3 В слоты и наоборот предназначены ключи:

1. Слот 5V: ключ в позиции 50, 51 2. Слот 3.3V: ключ в позиции 12, 13

3. Универсальный слот: ключей нет 4. Карта 5V: ключ в позиции 50, 51

5. Карта 3.3V: ключ в позиции 12, 13 6. Универсальная карта: оба ключа

Большинство слотов на плате по ключам соответствуют режиму 5V (хотя на самом деле поддерживают только 3.3 V), разъемы у карт расширения обычно универсальные или на 3.3 V.

Карты PCI. Три стандартных типоразмера:

1. Полноразмерные: 107х312 мм 2. Укороченные: 107х175 мм

3. Низкопрофильные: 64.4х? мм

Даже укороченные (Short card) считаются слишком большими для современных систем, чаще используются карты еще меньшей длины. Низкопрофильные (Low profile) карты могут устанавливаться и в стандартные корпуса; их питание – 3.3V.Конструктивы для установки внутри корпуса:



  • Small PCI (SFF PCI): контакт двухрядный штырьковый 108 контактов

  • Mini PCI Type I: контакт двухрядный штырьковый 100 контактов.

  • Mini PCI Type II: 78x46 мм, с внешними разъемами (сеть, модем) высотой до 13.5 мм.

  • Mini PCI Type III: 51x60 (44,6x60 – Type B) мм, иной разъем (печатный двухрядный), карты фиксируются на защелках, имеется два внутренних разъема для сетевой и модемной розеток.

8). Назначение шины PCI-X, предпосылки ее создания. Модификации: протокола обмена, конфигурационных регистров, электрического и физического уровней. Шина PCI-X 2.0 - основные отличия от PCI.

Шина PCI-X создана в 1998 г. компаниями IBM, HP и Compaq как расширение шины PCI. Назначение – улучшить ключевые характеристики шины PCI, пропускную способность и надежность, за счет усложнения протокола обмена данными и увеличения тактовой частоты. Совместимость с устройствами PCI – механическая, электрическая, логическая – сохранена в полном объеме, но при наличии устройства PCI вся шина работает в режиме совместимости.

Модификации. Добавлен новый контакт PCIXCAP – поддержка протокола PCI-X (на PCI заземлен, на PCI-X133 соединен с землей через конденсатор (0,01мкФ), на PCI-X66 – параллельной цепочкой RC (10 кОм, 0,01мкФ)). Назначения остальных сигналов остались без изменений, кроме C/BE# - они не действуют в пакетных транзакциях (кроме MW - Memory Write).

Ужесточение правил обмена:

    • Инициатор не может вводить холостые такты.

    • Первая порция данных выставляется на шину через 2 такта после фазы атрибутов, вторая – через 2 такта после DEVSEL#.

    • Если сигнала TRDY# нет, инициатор начинает повторять первые две порции до его появления.

    • Целевое устройство может задерживать (холостым ходом) только первую фазу данных.

    • Прерывание транзакции возможно только на границе 128 байт.

    • В пакетных транзакциях, кроме MW, все байты разрешены и валидны.

Электрический интерфейс:

  • Напряжение питания и уровни сигналов – 3.3 В, с возможностью работы на 1.5 В при поддержке режима Mode 2 ( понижено до 1,5 В; частота 133 МГц; добавлен механизм ECC; увеличена задержка декодирования адреса с 1 до 2 тактов).

  • Щелевой разъем имеет ту же конфигурацию, но иное назначение некоторых контактов. Добавлены сигналы ECC (Error Correction Code).

  • Режим работы шины определяется мостом по началу сигнала сброса (RST#).

Основные отличия PCI-X 2.0 от PCI:

  • Режимы PCI-X266 и PCI-X533: частота 133 МГц, обмен данными с частотой 2х и 4х соответственно. Технология удвоенной передачи данных (DDR - Double Data Rate), когда данные передаются на спаде и возрастании тактового импульса. Технология учетверённой передачи данных (QDR - Quad Data Rate).

  • Понижение напряжения питания и уровней сигналов до 1.5 В.

  • Добавление механизма коррекции ошибок четности при передаче данных (ECC – Error Checking and Correction, Error Correction Code).

  • Новый 16-битный интерфейс для микросхем на материнской плате.

  • Расширение конфигурационного пространства до 4 Кб.

  • Добавление механизма обмена сообщениями между устройствами (DIM – Device ID Message).


9). Транзакции PCI-X: типы, форматы атрибутов. Режимы PCI-X. Механизм обмена сообщениями. Механизм ECC. Корректирующие коды и помехоустойчивое кодирование.

В PCI-X транзакции по длине разделены на два типа:

пакетные (Burst) — все команды, обращенные к памяти, кроме Memory Read DWORD; одиночные размером в двойное слово (DWORD) - остальные команды.

Введено понятие последовательности (Sequence) – одной или нескольких логически связанных пакетных транзакций (чтение или запись в память), в рамках которых передается единый блок данных. Добавлена фаза атрибутов, следующая за фазой адресации перед фазами данных.



В PCI-X отложенные транзакции (Delayed Transaction) заменены на расщепленные транзакции (Split Transaction). Целевое устройство подает сигнал Split Response (расщепление), внутренне исполняет команду, а потом инициирует собственную транзакцию (команда Split Completion) для пересылки данных или сообщения о завершении инициатору исходной (расщепленной) транзакции. Прервав транзакцию, целевое устройство должно выполнить запрос, а потом вызвать транзакцию завершения (Split Completion) – код команды 1100.

В PCI-X 2.0 введен новый режим работы шины – Mode 2:

    • Напряжение питания понижено до 1.5 В

    • Частота составляет 133 МГц

    • Добавлен механизм ECC

    • Увеличена задержка декодирования адреса (от FRAME# до DEVSEL#) с 1 до 2 тактов

    • В транзакции Memory Write Block (код команды 1111) линии C/BE# используются для удвоенной или учетверенной синхронизации данных;

    • Поддержка 16-битной шины: используются линии AD[31:16] и C/BE[3:2], все фазы занимают по два такта (первыми идут младшие биты)

Механизм обмена сообщениями (DIM): DIM – Device ID Message, транзакция по идентификатору устройства. Поддержка DIM введена в PCI-X 2.0, она необязательна для устройств, только для мостов. В фазе адреса передается:

    • Код сообщения, 8 бит – зависит от класса сообщения

    • CBN:CDN:CFN – ID устройства назначения

    • Класс сообщения – 4 бита

В фазе атрибутов старший бит AD – признак первой транзакции (начала сообщения). Сообщение – это последовательность, его длина может достигать 4096 байт.

Механизм ECC. Устройство может не исправлять ошибки, но обязано проверять ECC. Сигналы ECC передаются по отдельным линиям шины. В 32-битном режиме используются ECC[6:0], в 64-битном – ECC [7:0]. Биты ECC относятся к данным AD предыдущей фазы данных, и к данным C/BE# за две фазы от текущей. Ошибка в одном бите исправляется, в двух и более – считается неисправимой, с сигнализацией по PERR# (фаза данных) или SERR# (фаза адреса или атрибутов). Устройство PCI-X может не подавать PERR#, а попытаться исправить ошибку повтором транзакции, если это возможно.

Корректирующие коды и… При кодировании происходит преобразование элементов сообщения в соответствующие им числа - кодовые символы, причем каждому элементу сообщения присваивается уникальная совокупность кодовых символов, называемая кодовой комбинацией. Совокупность кодовых комбинаций, образующих сообщение, и есть код. Множество возможных кодовых символов называется кодовым алфавитом, а их количество  - основанием кода.
  1   2   3   4   5   6


База данных защищена авторским правом ©ekonoom.ru 2016
обратиться к администрации

    Главная страница